1. características (para vista exterior, consulte Fig. 1) de Synchro / Resolver-Digital convertidor (HSDC / HRDC1459 Serie)
| conversión de aislamiento diferencial interno |  |
| 16 bits resolución | |
| Precisión: 2 minutos angulares | |
| Tres estados salida de pestillo | |
| alta velocidad de seguimiento continuo | |
| 36 hilos sellado de metal resistente a la niebla salina DDIP paquete | |
| Pin-a-Pin compatible con modelo SDC14560 de la empresa ddc |
2. Alcance de aplicación de sincronizador a convertidores digitales o Resolver a convertidores digitales (HSDC / HRDC1459 Serie)
sistema de servocontrol militar; antena vigilancia; sistema de control de radar; sistema de navegación para embarcaciones navales; sistema de control de cañones; instrumento de vuelo sistema; sistema electrónico de aviación; control numérico computarizado (CNC) máquina; robot tecnología.3.General desincronizador a convertidores digitales o Resolver a convertidores digitales (HSDC / HRDC1459 Serie)
HSDC / HRDC1459 serie sincronizado / resolver-digital Converter es un dispositivo de conversión integrado híbrido para seguimiento continuo diseñado según el principio del modelo ii servo. Este Los productos de la serie están diseñados y fabricados por MCM proceso, los elementos centrales adoptan un chip especial desarrollado independientemente por nuestro instituto. El la disposición de los pines es compatible con SDC14560 productos de la serie americana ddc company, 16 bits salida de enclavamiento de datos de código binario natural paralelo, 36 líneas sumergir el paquete de metal totalmente sellado, tiene las ventajas de alta precisión, pequeño volumen, bajo consumo de energía, peso ligero y alta confiabilidad, etc., y puede ser ampliamente utilizado en importantes armas estratégicas y tácticas como aviones, buques de guerra, cañones, misiles, radar, tanque, etc.4.Electricidad rendimiento (Cuadro 1, cuadro 2) desincronizador a convertidores digitales o Resolver a convertidores digitales (HSDC / HRDC1459 Serie)
tabla 1 condiciones nominales y condiciones operativas recomendadas| absoluto máximo valor nominal | tensión de alimentación lógica VL: + 7V |
| tensión de alimentación Vs: ± 17,5V | |
| tensión de señal V1: valor nominal ± 20 % | |
| tensión de referencia VRef: valor nominal ± 20 % | |
| frecuencia de funcionamiento f: valor nominal ± 20 % | |
| temperatura de almacenamiento Tstg: -65 ~ 150 ℃ | |
| Condiciones de funcionamiento recomendadas | tensión de alimentación lógica VL: 5 ± 0,5 V |
| tensión de alimentación Vs: 15 ± 0,75 V | |
| tensión de señal V1: valor nominal ± 10 % | |
| tensión de referencia VRef: valor nominal ± 20 % | |
| frecuencia de funcionamiento f: valor nominal ± 20 % | |
| rango de temperatura de funcionamiento (TA): -55 ℃ ~ 125 ℃ |
Nota: * indica que se puede personalizar según por usuario requisito.
tabla 2 características eléctricas
| parámetro | condiciones | HSDC14569 serie | |
| (VS = 15 V, VL = + 5 V) | estándar militar (Q / HW20725-2006) | ||
| Min. | Máx. | ||
| resolución | código digital paralelo del sistema binario | 16 bits | - |
| exactitud | ± 10 % de voltaje de señal, voltaje de referencia y rango de fluctuación de frecuencia de operación | -2 minutos angulares | +2 minutos angulares |
| rango de frecuencia de referencia | - | 50Hz | 2600Hz |
| rango de voltaje de referencia | - | 2V | 115V |
| impedancia de entrada de referencia | - | 4,4 kΩ | 129,2 kΩ |
| rango de voltaje de señal | - | 2V | 90V |
| impedancia de entrada de señal | - | 4,4 kΩ | 102,2 kΩ |
| Señal / referencia cambio de fase | - | —70 ° | + 70 ° |
| nivel lógico de entrada | - | lógica “1” ≥3,3V | lógica “0” ≤0,8V |
 entrada | - | 0 | 0,8 V |
 entrada | - | 0 | 0,8 V |
 entrada | - | 0 | 0,8 V |
| nivel lógico de salida | - | lógica “1” ≥3,3V | lógica “0” ≤0,8V |
| salida de código de ángulo digital | - | lógica “1” ≥3,3V | lógica “0” ≤0,8V |
| conversión de señal de ocupado (CB) salida | - | 200ns | 600ns |
| salida de bit de detección de fallas | - | lógica “0” indica falla | |
| Capacidad de carga | - | - | 3TTL |
| velocidad de seguimiento | - | - | 2.5rps |
| constante de aceleración | - | - | 12500 |
| tiempo de estabilización | - | - | 850ms |
| voltaje de velocidad angular (Vel) salida | - | —10V | + 10V |
| Actual | VS = + 15V | - | 10mA |
| vs = —15V | 15 ma | ||
| VL = + 15V | 20 ma | ||
5.Paso respuesta desincronizador a convertidores digitales o Resolver a convertidores digitales (HSDC / HRDC1459 Serie)
Cuando un paso o encendido inicial ocurre en la señal de entrada, la respuesta se inhibirá debido a la limitación de la velocidad máxima de seguimiento. El El proceso de oscilación del ángulo digital de salida se muestra en Fig. 2:
6.Operando principio (Fig. 3) desincronizador a convertidores digitales o Resolver a convertidores digitales (HSDC / HRDC1459 Serie)
| El señal de entrada de synchro (o resolver) se convierte en la señal ortogonal a través del diferencial interno aislamiento: Vsin = KE0sin (ωt + α) sinθ (pecado) Vcos = KE0sin (ωt + α) cosθ (cos) Dónde, θ es el ángulo de la entrada analógica. |  Figura 2 curva de respuesta escalonada |
KE0sin (ωt + α) (sinθ cosϕ-cosθ sinϕ), es decir KE0sin (ωt + α) pecado (θ-ϕ)
El las señales se envían al oscilador controlado por voltaje después de la amplificación, la discriminación de fase y la filtración de integración, si θ-φ ≠ 0, el oscilador controlado por voltaje dará salida a los pulsos y el contador reversible cuenta, hasta θ-φ se convierte en cero dentro de la precisión del convertidor, durante esto proceso, la conversión rastrea el cambio de ángulo de entrada todo el tiempo.
lectura método:
los siguientes dos métodos están disponibles para la transferencia de datos:
(1) inhibir método:
después 640ns de
lógica baja, los datos de salida son válidos y el convertidor realiza la transferencia de datos a través de
y
. una vez liberada la inhibición, el sistema generará automáticamente un pulso con ancho igual al pulso de ocupado para la actualización de datos.| (2) busto modo: en el borde ascendente del pulso ocupado, el tres estados contador reversible recuentos; en el borde descendente del pulso ocupado, genera internamente un pulso de bloqueo con un ancho igual al pulso ocupado para actualizar los datos de tres estados latch, la secuencia de tiempo de la transferencia de datos se muestra en la Fig.4, en otras palabras, después de 600ns de lógica ocupada baja, la transferencia estable de datos es válida. en el modo de lectura asincrónica, la salida ocupada es nivel CMOS pulso tren. El El ancho de su nivel alto y bajo depende de la frecuencia de funcionamiento y la velocidad de rotación del dispositivo seleccionado. | |
Figura 4 secuencia de tiempo de transferencia de datos
7. MTBF curva (Fig.5) desincronizador a convertidores digitales o Resolver a convertidores digitales (HSDC / HRDC1459 Serie) Figura 5 MTBF-temperatura curva | 8.Pin designación (figura 6, tabla 3) desincronizador a convertidores digitales o Resolver a convertidores digitales (HSDC / HRDC1459 Serie) Figura 6 designación del pasador (Abajo vista) |
(Nota: de acuerdo con GJB / Z299B-98, buen terreno previsto condición)
tabla de designación de 3 pines
| alfiler | símbolo | sentido | alfiler | símbolo | sentido |
| 1 | S1 | Resolver entrada S1 (o entrada sincronizada S1) | 25 |  | control digital habilitado de 8 bits inferiores |
| 2 | S2 | Resolver entrada S2 (o entrada sincronizada S2) | 26 |  | control digital habilitado de 8 bits superiores |
| 3 | S3 | Resolver entrada S3 (o entrada sincronizada S3) | 27 | RIPCLK | Cero bits salida de señal |
| 4 | S4 | Resolver entrada S4 (dejar desconectado) | 28 | VL | + 5V fuente de alimentación |
| 5 月 18 日 | D1-D14 | salida digital 1 (MSB) -14 | 29 | GND | suelo |
| 19 | RHi | gama alta de entrada de señal de referencia | 30 | Carolina del Norte | sin conexión |
| 20 | RL | extremo inferior de la entrada de señal de referencia | 31 | -VS | -15V fuente de alimentación |
| 21 | D15 | salida digital 15 | 32 | vs | + 15V fuente de alimentación |
| 22 | D16 | salida digital 16 (LSB) | 33 | inhibir | entrada de señal estática |
| 23 | Vel | salida de señal de voltaje de velocidad angular | 34 | poco | salida de bit de detección de fallas |
| 24 | CB | salida de señal ocupada | 35-36 | Carolina del Norte | sin conexión |
| Notas: D1 ~ D16 | extremo de salida del código de ángulo digital del sistema binario paralelo |
| S1, S2, S3, S4 | entrada de señal de Resolver (o sincronizado) |
| RHi | gama alta de entrada de señal de referencia |
| RL | extremo inferior de la entrada de señal de referencia |
inferior 8 bits entrada de señal habilitada para dígitos, pin es el pin de entrada lógica del control de puerta de datos, su función es llevar a cabo tres estados control externo en la parte inferior 8 bits datos de salida del convertidor. el nivel bajo es válido, el más bajo 8 bits los datos de salida del convertidor ocupan el bus de datos; en nivel alto, el pin de 8 bits los datos de salida están en estado de alta resistencia y el dispositivo no ocupa el bus de datos. el tiempo de retardo de habilitación y liberación es 600ns (máx.). 
superior 8 bits entrada de señal habilitada para dígitos, pin es el pin de entrada lógica del control de puerta de datos, su función es llevar a cabo tres estados control externo en el superior 8 bits datos de salida del convertidor. el nivel bajo es válido, el mayor 8 bits los datos de salida del convertidor ocupan el bus de datos; en alto nivel, el pin de mayor 8 bits los datos de salida están en estado de alta resistencia y el dispositivo no ocupa el bus de datos. el tiempo de retardo de habilitación y liberación es 600ns (máx.).
inhibir la entrada de señal estática, esto pin es el pin de entrada de la lógica de control, su función es enviar datos externamente al convertidor para realizar control opcional de enclavamiento o derivación. a alto nivel, los datos de salida del convertidor emite directamente sin enclavamiento; a bajo nivel, los datos de salida del convertidor están bloqueados, los datos no se actualizan, pero el bucle interno no se interrumpe y el seguimiento está funcionando todo el tiempo, la inhibición ha conectado la resistencia de pull-up internamente. después 600ns (máx.) retardo del borde descendente de la señal estática, los datos se vuelven estables (si el dispositivo ocupa el bus de datos, es decir cuándo emite los datos depende del estado de
y
).
CB “Ocupado” salida de señal, esto señal indica si la salida de código binario del convertidor es válida o no. Cuando el cambio de entrada del ángulo alcanza 0,33 minuto angular, CB final emite un pulso positivo con un ancho de 400ns (típico). Cuando CB está en un nivel alto, indica que el convertidor está realizando la conversión de datos, la salida de datos en este el tiempo es inválido; después 600ns (máx.) retraso del borde descendente de CB señal, los datos se vuelven estables y la salida de datos actualizada en this el tiempo es válido.
Salida de bit de detección de fallo de bit, nivel alto indica un funcionamiento normal del convertidor, en caso de que el cable de señal esté roto o el convertidor no realice el seguimiento normalmente, esto bit cambia en nivel bajo desde alto nivel.
RIPCLK bit cero entrada de señal, cuando los datos de salida se incrementan a todo "0" de todos “1” o decremento de todos “1” de todo "0", un pulso positivo con un ancho de 200us es salida.
VL, + VS, -VS terminal de entrada de la fuente de alimentación
GND cable de tierra entrante terminalReferencia las señales están conectadas a RHi y RLo. en el caso de la sincronización, las señales se conectan a S1, S2 y S3 según por las siguientes convenciones.
Notas:
- voltaje pin debe no exceder 20 % del valor nominal.
- El voltaje de la fuente de alimentación no exceda el rango especificado.
- no conectar referencia RHi y RLo a otros pines.
- Para la fuente de alimentación conectada a + VS y -VS pin, su voltaje será de ± 15 V, y no estar conectado al revés. El fuente de alimentación lógica digital VL está conectado a + 5V. entre la fuente de alimentación y tierra, 0.1µF capacitancia cerámica y 6,8 µF capacitancia electrolítica estar conectado en paralelo.
- las señales de referencia están conectadas a RHi y RLo. en el caso de la sincronización, las señales se conectan a S1, S2 y S3 según por las siguientes convenciones.
- en el caso del resolver, las señales se conectan a S1, S2, S3 y S4 según por las siguientes convenciones:
pines de CB,
deberá todos estar conectados como se describe para la transferencia de datos anterior.9. tabla de pesos valores (tabla 4) desincronizador a convertidores digitales o Resolver a convertidores digitales (HSDC / HRDC1459 Serie)
tabla 4 tabla de valores de peso
10. diagrama de conexión para una aplicación típica (Fig. 7) desincronizador a convertidores digitales o Resolver a convertidores digitales (HSDC / HRDC1459 Serie) | 11. especificaciones del paquete (unidad: mm) (Fig. 8, tabla 5) desincronizador a convertidores digitales o Resolver a convertidores digitales (HSDC / HRDC1459 Serie) |
 |  |
| Fig. 7 diagrama de conexión para aplicación típica | Figura 8 vista exterior y dimensiones del paquete |
tabla 5 materiales de la caja
caso modelo | encabezamiento | revestimiento de cabecera | cubrir | revestimiento enchapado | alfiler material | revestimiento de alfileres | estilo de sellado | notas |
UP4820-36A | 4J42 | ni enchapado | 4J42 | ni químico enchapado | 4J42 | au enchapado | emparejado sello | encabezamiento más tres cuentas de vidrio macizo |
12. tecla de numeración de piezas (Fig. 9) desincronizador a convertidores digitales o Resolver a convertidores digitales (HSDC / HRDC1459 Serie)
Figura 9 clave de numeración de piezas
Nota: cuando la tensión de señal y la tensión de referencia anteriores (Z) no son estándar, ellos deberá expresarse de la siguiente manera:
(por ejemplo, voltaje de referencia 5V y voltaje de señal 3V se expresan como -5 / 3)
aplicación notas:
suministrar la energía correctamente, sobre encendido, asegúrese de conectar correctamente los polos positivo y negativo de la fuente de alimentación por temor a quemarse.
Sobre montaje, la parte inferior del producto deberá se ajusta a la placa de circuito de cerca para evitar daños en los pines y disposición deberá añadir, si necesario.
no doble los pinouts para evitar que el aislante rompiendo, que afecta la propiedad de sellado.
